डिवाइडर सर्किट - बाइनरी - विकल्प

दोहरी OR-NAND फाटकों और दो इनवर्टर सहित एक इलेक्ट्रॉनिक घड़ी के लिए एक द्विआधारी विभक्त सर्किट घड़ी में एक समय मानक थरथरानवाला शामिल होता है जो अपेक्षाकृत उच्च आवृत्ति में भाग लेता है, विभाजित करने के लिए कहा बाइनरी डिवाइडर की एक श्रृंखला कम आवृत्ति समय संकेत करने के लिए उच्च आवृत्ति कहा, और टाइम डिस्प्ले डिवाइसेस के लिए प्रतिक्रिया में समय दिखाने के लिए कम आवृत्ति समय सिग्नल कहा। , ईएल एक आई 1 राइट स्टेट्स पेटेंट 1 111 3,7 फुजिता सितम्बर 25, 1 9 73 15 बाइनरी डिवाइडर सर्किट 3,619,644 11 1971 विटोत्ज़ 307 225 सी इलेक्ट्रॉनिक वॉच 3,619,646 11 1971 विटूज़ टी 307 225 सी 3,672,155 6 1 9 72 बर्जगे एटी ए 1 58 855 एक्स 75 आविष्कारक केआईआईआईआई फुजीता, शर्मोवा-माची। जपान अन्य प्रकाशन 73 नियुक्त कबीशिकी काइशा सुवा सीकोस्ला, आरके टोक्यो जापान में डिजिटल कंप्यूटर्स में अरिथमेटिक ऑपरेशंस जापान रिचर्ड्स, डी वान नोस्ट्रैंड कंपनी, इंक फ़रवरी 1 9 55 पृष्ठ 32-33 22 दाखिल फरवरी 2, 1 9 72 एप्ल नं 222, 9 63। फ़ॉरेंसिंग प्राइरीटी डाटा फरवरी 10, 1 9 71 जापान 46 5220 यूएस क्ला 58 58 ए, 307 223 इंटेल सीएल G041 एल 00 फील्ड ऑफ़ सर्च 307 225 225 सी, 223.58 23 आर, 23 ए, 23 एसी, 23 डी, 57, 59, 85 5. संदर्भ संयुक्त राज्य अमेरिका पेटेंट 2 1971 वाल्टन 1 58 23 एक प्राइमरी परीक्षक - रिचर्ड बी विल्किंसन सहायक परीक्षार्थी वेल्डेन अटॉर्नी एलेक्स फ्रेडमैन ए 1 ए 1 57 बकाया 3 दावे, 8 ड्राइंग आंकड़े 2 ए 2 बी 2 क्यू एल 1 मैं एलआईसी बैनर डिवाइडर सर्किट के लिए इलेक्ट्रॉनिक वॉच सर्किट के लिए प्रयुक्त ईजीओइडीएन्मेंट्स का विवरण, एफओजी ला, कॉस एमओएस पलटनेवाला का संदर्भ - यह आविष्कार एल्स - पारंपरिक इलेक्ट्रॉनिक घड़ियों, विशेष रूप से क्वार्ट्ज क्रिस्टल घड़ियों में समय मानक के रूप में अपेक्षाकृत उच्च आवृत्ति के एक थरथरानवाला होने वाला पिकटेड सी टा पीएनएल एमओएस उत्तरिस्ट आर 1 और एक ट्रोनिक घड़ियों, हाइब्रिड या द्विध्रुवी आईसी का उपयोग इस तरह के घड़ियों के व्यापक वितरण को रोकता है उच्च बिजली की खपत, बड़े आकार और उच्च लागत को सीओएस एमओएस मेटल आक्साइड अर्ध-कंडक्टर का एक सीधे युग्मित तर्क बाइनरी डिवाइडर प्रदान करके मानार्थ समरूपता विन्यास में, पूर्वगामी कमियों को दूर किया जाता है और यह बेहद सटीक और कमकोस्ट कलाई घड़ी का उत्पादन करना संभव है खोज का सारांश आम तौर पर, आविष्कार के अनुसार, एक इलेक्ट्रॉनिक कलाई घड़ी को एक समय के साथ प्रदान किया जाता है उच्च आवृत्ति संकेत पैदा करने के लिए डी ऑसिलेटर, बाइनरी डिवाइडर की बहुतायत का मतलब श्रृंखला श्रृंखला में जुड़ा हुआ है, प्रत्येक में कहा द्विआधारी विभक्त का अर्थ है दोहरी OR-NAND द्वारों और दो इनवर्टर से बनाया गया, कहा गया है कि सीओएस एमओएस एकीकृत सर्किट , और समय प्रदर्शन का मतलब है बाइनरी डिवाइडर श्रृंखला के कम आवृत्ति सिग्नल आउटपुट के जवाब में समय संकेत प्रदान करने के लिए। एक बाइनरी डिवाइडर तीन चैनलों के एन चैनल एमओएस ट्रांजिस्टर, तीन चैनल पी चैनल एमओएस ट्रांजिस्टर और दो कॉस एमओएस इनवर्टर. इसके अनुसार, यह इस आविष्कार का एक उद्देश्य है जो कम बिजली की खपत को विशेष रूप से इलेक्ट्रॉनिक घड़ियों में इस्तेमाल करने के लिए डिवाइडर प्रदान करता है। फिर भी आविष्कार का एक अन्य उद्देश्य एक विभक्त बनाने वाले छोटे आकार और कम लागत के एक इलेक्ट्रॉनिक कलाई घड़ी प्रदान करना है एकीकृत एमओएस ट्रांजिस्टर की एक छोटी संख्या से। अन्य वस्तुओं और आविष्कार के फायदों का हिस्सा स्पष्ट रूप से होगा और भाग में स्पष्ट रूप से स्पष्ट होगा सिग्निशन। आविष्कार में तदनुसार निर्माण की सुविधाओं, तत्वों के संयोजन, और भागों की व्यवस्था शामिल है, जिसे बाद में निर्धारित किए गए निर्माणों में मिसाल दिया जाएगा, और आविष्कार का दायरा दावों में दर्शाया जाएगा। ड्राइंग के लिए ब्राइफ वर्णन आविष्कार की संपूर्ण समझ, संदर्भ में निम्नलिखित चित्रों के संबंध में निम्नलिखित विवरण लिया गया है, जिसमें। एफआईजी 1 ए सीओएस एमओएस इनवर्टर की सर्किट आरेख है। एफआईजी लेब, इनपुट और आउटपुट वोल्टेज का समय चार्ट है एफआईजी 1 ए के परिपथ 7. एफआईजी 1 सी एक आविष्कार के अनुसार एक बाइनरी डिवाइडर के समय को दर्शाती तालिका है। एफआईजी 2 ए आविष्कार के अनुसार कॉस एमओएस या नंद गेट का सर्किट आरेख है। एफआईजी 2 बी का समय चार्ट है एफआईजी 2 ए के सर्किट के इनपुट और आउटपुट वोल्ट्स। एफआईजी 3 ए एक आविष्कार के अनुसार एक बाइनरी डिवाइडर है। एफआईजी 3 बी एफआईजी 3 ए के सर्किट के वोल्ट्स का एक टाइमिंग चार्ट है और एफआईजी 4 एक इलेक्ट्रॉनिक के एक ब्लॉक आरेख है आविष्कार के अनुसार कलाई घड़ी। चैनल एमओएस ट्रांजिस्टर 2 अधिक विशेष रूप से एफआईजी 1 बी के समय चार्ट में दिखाया गया है, एक इनपुट वोल्टेज ने ट्रांजिस्टर चालू करने के लिए एन चैनल एमओएस ट्रांजिस्टर के स्रोत-नाली पथ को रेखांकित किया और कहा कि स्रोत-नाली पी चैनल के पथ एमओएस ट्रांजिस्टर को चालू करने के लिए गैर-प्रवाहकीय कहा जाता है कि ट्रांजिस्टर बंद होता है एक नोवोल्टेज इनपुट हालत में पी चैनल एमओएस ट्रांजिस्टर चालू होता है और एन चैनल एमओएस ट्रांजिस्टर बंद हो जाता है। एफआईजी 1 ए के इनवर्टर सामान्य ऑपरेशन के दौरान कम बिजली की आवश्यकता होती है। एक घड़ी के लिए, वोल्ट वी बैटरी की वोल्टेज कहा घड़ी में होगी, और वोल्टेज वी जमीन वोल्टेज हो जाएगा कॉस एमओएस इंटिग्रेटेड सर्किट ऐसे इनवर्टर से बनाई जाने वाली छोटी शक्ति चाहिए। एक बाइनरी डिवाइडर में, तर्क बदलना निम्नलिखित समीकरणों में अभिव्यक्त किया गया है। एफआईआईआई -1 1 11 क्यूएन-एल 11, जहां, एन, और क्यू, और पी पर घड़ी के संकेत हैं, समय पर टीडीपी में आउटपुट लॉजिक हैं यदि पी एक है जहां 1 या 1 के बराबर हो हे, 1 में परिवर्तन, घड़ी सिग्नल के विभिन्न बिंदुओं पर क्यू और पी, एफआईजी 1 सी की मेज में दिखाया गया है, तालिका के विचार से, यह स्पष्ट है कि घड़ी संकेत मैं आधे हिस्से में विभाजक द्वारा आउटपुट संकेत प्रदान करने के लिए विभाजित है I इनपुट घड़ी संकेत की आवृत्ति एक हफ्ते के लिए 4. अब एफआईजी 20 के संदर्भ में, सीओएस एमओएस ट्रांजिस्टर से गठित OR OR नंद गेट का एक उदाहरण दर्शाया गया है, ए, बी, सी, डी और आउटपुट के इनपुट वॉल्यूम का समय चार्ट वोल्टेज क्यू को अंजीर 2 बी में दिखाया गया है एफआईजी 2 ए के OR - नंद गेट में पीपी चैनल एमओएस ट्रांजिस्टर्स ला और एलबी की पहली जोड़ी होती है, जिसमें उनके पुनः स्पेक्टिव स्रोत इलेक्ट्रोड होते हैं जो बैटरी वी के सकारात्मक टर्मिनल से जुड़े होते हैं और उनके गेट इलेक्ट्रोड को इनपुट से जुड़े होते हैं वोल्टेज सी और ए क्रमशः पी चैनल एमओएस ट्रांजिस्टर 2 ए और 2 बी की एक दूसरी जोड़ी क्रमशः पी चैनल एमओएस ट्रांजिस्टर ला और 1 बी के नाली इलेक्ट्रोड के साथ जुड़े अपने संबंधित स्रोत इलेक्ट्रोड से जुड़े हैं पी चैनल एमओएस ट्रांजिस्टर 2 ए और 2 बी एआर के द्वार ई क्रमशः इनपुट वोल्टेज डी और बी प्राप्त करने के लिए जुड़े हुए हैं। पी चैनल के नाली इलेक्ट्रोड 2 ए और 2 बी सामान्य में जुड़े हुए हैं एन चैनल एमओएस ट्रांजिस्टर 3 ए और 3 बी की पहली जोड़ी सामान्यतः जुड़े हुए नालियों से जुड़े अपने संबंधित नाली इलेक्ट्रोड प्रदान किए जाते हैं। दूसरे एफ चैनल एमओएस ट्रांजिस्टर 2 ए और 2 बी एन-चैनल एमओएस ट्रांजिस्टर की पहली जोड़ी ने कहा है की स्रोत इलेक्ट्रोड सामान्य में जुड़ा हुआ है। एन चैनल एमओएस ट्रांजिस्टर 4 ए और 4 बी की दूसरी जोड़ी उनके नाले इलेक्ट्रोड के साथ आम कनेक्शन पहले एन चैनल एमओएस ट्रांजिस्टर 3 ए और 3 बी के स्रोत इलेक्ट्रोड दूसरे एन चैनल एमओएस ट्रांजिस्टर 4 ए और 4 बी के स्रोत इलेक्ट्रोड जमीन के लिए आम में जुड़ा हुआ है V पहला एन चैनल एमओएस ट्रांजिस्टर 3 ए और 3 बी के गेट इलेक्ट्रोड क्रमशः इनपुट से जुड़े हैं सी और डी जबकि द्वितीय एन चैनल एमओएस ट्रांजिस्टर 40 और 4 बी के गेट इलेक्ट्रोड क्रमशः इनपुट बी से जुड़े हैं और अब एफआईजी 3 ए के संदर्भ में, आविष्कार के अनुसार द्विआधारी विभक्त सर्किट को दर्शाया गया है डिवाइडर ओडी-नंद फाटक की एक जोड़ी से बनाया गया है जैसे कि अंडा 2 ए में दर्शाया गया ओएन-नंद गेट कहा विभाजक सर्किट, और 1 बी इनपुट टर्मिनल, क्यू और क्यू आउटपुट टर्मिनल हैं आउटपुट टर्मिनलों पर आउटपुट टर्मिनलों ने अगले डिवाइडर चरण को चलाने के लिए उपयोग किए जाने वाले घड़ी के संकेतों को परिभाषित किया है अंडा 3 डी के बाइनरी डिवाइडर के वोल्टेज के समय चार्ट को अंजीर 3 बी में दिखाया गया है डिवाइडर एमओएस ट्रांजिस्टर की न्यूनतम संख्या से बनता है डिवाइडर विशेष रूप से क्वार्ट्ज क्रिस्टल घड़ियों में प्रभावी है, जो न्यूनतम आकार और बिजली उपभोक्ता की आवश्यकता होती है। क्रम 3 डी के सर्किट की बेहतर समझ की अनुमति देने के क्रम में, एफआईजी के OR नंद गेट के घटकों को सौंपा गया संदर्भ अंकों से संबंधित संदर्भ संख्याएं एफआईजी 3 ए के साइड डिवाइडर के घटकों को सौंपा ने कहा कि दो या नंद द्वार के सभी घटकों को शामिल किया गया है, सिवाय इसके कि पहले पी चैनल एमओएस ट्रांजिस्टर 1 ए और एलबी और दूसरा एन चान नेल एमओएस ट्रांजिस्टर 4 ए और 4 बी दोनों ओर-नंद फाटकों के लिए उपयोग किया जाता है दूसरे शब्दों में, पहले पी चैनल के केवल एक सेट में कहा गया है और दूसरा एन चैनल एमओएस ट्रांजिस्टर प्रदान किया गया है इनपुट 42 को दो दूसरे पी चैनल एमओएस के गेट इलेक्ट्रोड पर लागू किया गया है ट्रांजिस्टर 2 बी, 2 बी और दूसरा एन चैनल एमओएस ट्रांजिस्टर 4 ए इनपुट डी दो पहले एन चैनल एमओएस ट्रांजिस्टर 3 ए, 3 ए के गेट इलेक्ट्रोड पर लागू होता है और पहला पी चैनल एमओएस ट्रांजिस्टर ला आउटपुट क्यू एक के नाली इलेक्ट्रोड के बीच लिया जाता है दूसरे पी चैनल के एमओएस ट्रांजिस्टर 2 ए को या एनएएनएंड फाटकों में से एक और संबंधित एन चैनल एमओएस ट्रांजिस्टर 3 ए के आउटपुट को निकालना इलेक्ट्रान को इनपुट के रूप में पहली एन चैनल एमओएस ट्रांजिस्टर 3 बी के फाटक इलेक्ट्रोड और दूसरे दूसरे या नंद गेट के पी चैनल एमओएस ट्रांजिस्टर 2 ए और अप्रत्यक्ष रूप से पलटनेवाला 4 के माध्यम से दूसरे पी चैनल एमओएस ट्रांजिस्टर 2 ए के गेट इलेक्ट्रोड के इनपुट के रूप में या OR नंद गेट के पहले एन चैनल एमओएस ट्रांजिस्टर 3 बी से। सहायता आउटपुट प्राप्त किया गया था आउटपुट क्यू इनवर्टर के उत्पादन से प्राप्त किया जाता है 4 अन्य न-नंद गेट का कहना है कि पहले एन चैनल एमओएस ट्रांजिस्टर 3 बी के नाली इलेक्ट्रोड और दूसरी पी चंनल एमओएस ट्रांजिस्टर 2 ए के बीच बिंदु पी पर लिया जाता है। बिंदु पी पर पलटनेवाला 5 को बिंदु पी पर इनपुट के रूप में, पहले पी चैनल एमओएस ट्रांजिस्टर लेब और द्वितीय एन चैनल एमओएस ट्रांजिस्टर 4 बी के गेट इलेक्ट्रोड के लिए लागू किया जाता है 5. अब एफआईजी 4 के संदर्भ में, क्वार्ट्ज क्रिस्टल घड़ी के एक ब्लॉक आरेख के अनुसार आविष्कार को दर्शाया गया है कहा गया घड़ी में एक द्विआधारी विभक्त श्रृंखला एफएफएफएफ शामिल होता है, जिनमें से प्रत्येक घटक अंजीर 3 ए के अनुसार काफी हद तक गठन किया जाता है A क्वार्ट्ज क्रिस्टल थरथरानेटर 1 कई किलोहर्ट्ज़ के कई हिस्सों में एक उच्च आवृत्ति के साथ एक उत्पादन संकेत पैदा करता है kHz घड़ी संकेत पहले बाइनरी डिवाइडर एफ का नंद गेट I और इन्वर्टर द्वारा आकार दिया जाता है I नोड गेट के इनपुट के रूप में लागू किया गया थरथरानवाला 1 का उत्पादन, जब बाइनरी डिवाइडर श्रृंखला फिर से एक संकेत द्वारा रीसेट हो जाती है सेट लाइन, नंद गेट मैं व्यवस्था की बिजली खपत को कम करने के लिए 011 को बदल दिया है इन्वर्टर मैं डिवाइडर सर्किट एफएफ को रीसेट सिग्नल लगाने के लिए रीसेट लाइन में जुड़ा हुआ है, जब स्विच एसड बंद होता है, विभक्त शृंखला का उत्पादन लागू होता है एक समय प्रदर्शन के लिए 2 का मतलब है जिसमें एक नाड़ी मोटर, एक गियर ट्रेन और एक डायल शामिल हैं। आविष्कार के अनुसार सर्किट एक इलेक्ट्रॉनिक घड़ी के उत्पादन की अनुमति देता है, जैसे कि एक कलाई घड़ी, एक अपेक्षाकृत उच्च आवृत्ति थरथरानक को शामिल करने पर केवल एक न्यूनतम आवश्यकता होती है एमओएस ट्रांजिस्टर की एक न्यूनतम संख्या से सीओएस एमओएस बाइनरी काउंटर के उपयोग की वजह से बिजली। इस प्रकार यह देखा जा सकता है कि उपरोक्त विवरण से जाहिर किए गए वस्तुओं में से ऊपर दिखाए गए ऑब्जेक्ट कुशलता से पाये जाते हैं, और कुछ बदलाव हो सकते हैं आविष्कार की भावना और गुंजाइश के बिना बिना उपरोक्त निर्माण में बने हुए, इसका उद्देश्य है कि उपर्युक्त वर्णन में निहित सभी विषय या साथ चित्रों में दिखाया गया होगा व्याख्यात्मक के रूप में परिभाषित किया गया है और सीमित तरीके से नहीं। यह भी समझा जाना चाहिए कि follwing दावों का उद्देश्य आविष्कार की सभी सामान्य और विशिष्ट विशेषताओं को शामिल करना है, जो कि भाषा के मामले में, वहां के दौरान गिरने के लिए कहा जा सकता है। दावा किया गया है 1। समय के मानक थरथरानवाला का एक इलेक्ट्रॉनिक घड़ी का मतलब है कि उच्च आवृत्ति संकेत पैदा करने के लिए एक द्विआधारी विभक्त श्रृंखला कहा जाता है कि थरथरानवाला से जुड़ा हुआ है, उच्च आवृत्ति संकेत प्राप्त करने के लिए और विभाजित करने के लिए इसका मतलब है कि कम आवृत्ति समय सिग्नल में उच्च आवृत्ति संकेत, विभक्त चेन का मतलब है जिसमें दोहरी OR-NAND फाटकों से बना कम से कम एक द्विआधारी विभक्त और सीओएस एमओएस इंटिग्रेटेड सर्किट से गठित पहला और द्वितीय इन्वर्टर साधन है, प्रत्येक ने कहा है कि ओआरएनएड गेट में वोल्टेज के स्रोत सहित पहली पी चैनल एमओएस ट्रांजिस्टरों की एक जोड़ी है। , 1 बी में वोल्टेज के स्रोत को दूसरे पी चैनल एमओएस ट्रांजिस्टर 2 ए, 2 बी की एक जोड़ी के साथ जुड़ा हुआ है, उनके संबंधित स्रोत इलेक्ट्रोड के समान हैं पहले पी चैनल एमओएस ट्रांजिस्टर्स ला, एलबी के पहले एन चैनल एमओएस ट्रांजिस्टर 3 ए, 3 बी की एक जोड़ी के नाली इलेक्ट्रोड के साथ क्रमशः जुड़े ईक्वाइट स्रोत इलेक्ट्रोड, 3 बी, जो संबंधित नाली इलेक्ट्रोड को एक साथ जुड़े हुए हैं और संबंधित नाली इलेक्ट्रोड के सामान्य कनेक्शन से जुड़े हैं ने कहा कि दूसरे पी चैनल एमओएस ट्रांजिस्टर 2 ए, 2 बी और दूसरी एन चैनल एमओएस ट्रांजिस्टर 4 ए, 4 बी की जोड़ी एक साथ जुड़े हुए हैं और पहले एन चैनल एमओएस ट्रांजिस्टर 34 की कहा जोड़ी के स्रोत इलेक्ट्रोड के सामान्य कनेक्शन के साथ जुड़े हुए हैं। , 3 बी, दूसरे एन चैनल एमओएस ट्रांजिस्टर की कहा जोड़ी के संबंधित स्रोत इलेक्ट्रोड ने कहा कि जमीन के साथ एक साथ जुड़ा हुआ है, एक ने कहा कि दूसरे पी चैनल एमओएस ट्रांजिस्टर 2 ए के गेट इलेक्ट्रोड और पहले एन चैनल एमओएस ट्रांजिस्टर 3 बी को एक साथ जुड़ा हुआ है पहले इनपुट को परिभाषित करता है, ने कहा कि पहले पी चैनल एमओएस ट्रांजिस्टर 1 ए के गेट इलेक्ट्रोड और दूसरे ने पहले एन चैनल एमओएस ट्र एन्जिस्टर 3 ए को दूसरे इनपुट को परिभाषित करने के लिए एक साथ जोड़ा जा रहा है, दूसरे के गेट इलेक्ट्रोड ने कहा है कि पहले पी चैनल एमओएस ट्रांजिस्टर एलबी और एक ने कहा है कि दूसरे एन चैनल एमओएस ट्रांजिस्टर 4 बी एक साथ तीसरे इनपुट को परिभाषित करने के लिए जुड़ा हुआ है, दूसरे के गेट इलेक्ट्रोड ने कहा कि दूसरे पी चैनल एमओएस ट्रांजिस्टर 2 बी और दूसरे एन चैनल एमओएस ट्रांजिस्टर 4 ए को चौथे इनपुट, पहले एन चैनल एमओएस ट्रांजिस्टर 30, 3 बी की जोड़ी के संबंधित नाली इलेक्ट्रोड के बीच आम कनेक्शन को परिभाषित करने के लिए एक साथ जोड़ा जा रहा है। दूसरा पी चैनल एमओएस ट्रांजिस्टर 2 ए, 2 बी, एक आउटपुट टर्मिनल को परिभाषित करता है, ने कहा कि दो या ओएनएड द्वार, जिनमें से दो या ओएनएड फाटक शामिल हैं, ने कहा कि पहले पी चैनल एमओएस ट्रांजिस्टर 1 ए, एलबी और एक ही जोड़ी ने कहा दूसरा एन चैनल एमओएस ट्रांजिस्टर 4 ए, 4 बी ने कहा OR नंद द्वार दोनों में शामिल किया गया है, एक प्रथम विभक्त इनपुट को परिभाषित किया गया है, जो कि दोनों ने कहा OR नंद द्वार के चौथे इनपुट के सामान्य कनेक्शन से परिभाषित किया है ने कहा कि ओएएनएंड द्वार के दूसरे निविष्टि के दोनों कनेक्शनों के सामान्य कनेक्शन के द्वारा परिभाषित किया जा रहा है, ने कहा कि ओआरएएनएड फाटक के आउटपुट टर्मिनल के माध्यम से जोड़ा जा रहा है, पहले इन्वर्टर ने कहा कि दोनों के तीसरे आदानों को परिभाषित करने वाले सामान्य कनेक्शन का मतलब है या एनएएनएंड फाटक, दूसरे के आउटपुट टर्मिनल में कहा गया है कि ओएण्ड-नंद द्वार एक विभक्त आउटपुट टर्मिनल को परिभाषित करते हैं और सीधे से जुड़े हुए हैं और कहा जाता है कि एक या एनएएनएड फाटक के माध्यम से जोड़ा जा रहा है और दूसरे इन्वर्टर का अर्थ पहले से है इनपुट ने कहा कि अन्य या एनएएनएंड द्वार 2. एक इलेक्ट्रॉनिक घड़ी जिसे दावे 1 में पढ़ा गया है, जिसमें कहा गया है कि थरथरानवाला का मतलब एक क्वार्ट्ज क्रिस्टल थरथरेटर है। एक इलेक्ट्रॉनिक घड़ी के रूप में एक 2 2 में पढ़ा जाता है, जिसमें इनपुट इनवर्टर भी शामिल है, और कहा कि विभक्त श्रृंखला का मतलब है और रीसेट का मतलब विभक्त करने वाले श्रृंखला के कम से कम एक हिस्से से जुड़ा है जिसका मतलब है कि विभक्त चक्र को रीसेट करने का मतलब है, और इनपुट इनवर्टर से जुड़ा मतलब है, इनपुट इन्वर्टर मीटर ईन का एक बंद राज्य में निपटाया जा रहा है जब कहा कि डिवाइडर के हिस्से ने कहा कि रिसेट का रीसेट मतलब है रीसेट है। एक 10 99 बी में विकल्प विकल्प ट्रेडिंग की रिपोर्ट। इसमें स्टॉक के साथ ही बांड के बारे में जानकारी शामिल हो सकती है, और करदाता का आकलन करने के लिए उपयोग किया जाता है संबंधित कर दायित्व के रूप में यह इन लाभों या घाटे से संबंधित किसी भी पूंजीगत लाभ या हानियों के योग के साथ, दस्तावेज़ में गतिविधियों के आसपास के विवरण शामिल होना चाहिए विकल्प ट्रेडिंग की रिपोर्ट एक 10 99 बी में है विदेशी मुद्रा व्यापार में विचलन क्या है यदि आप इस विकल्प का चयन करते हैं, आपको प्रत्येक वक्तव्य की एक पीडीएफ़ संलग्न करने की क्षमता होगी जब डी प्राप्त किया गया एक फॉर्म 10 99-बी दिखाए जाने का आधार आईआरएस को सूचित किया गया था, प्रपत्र 10 99-बी में योग के भीतर शामिल विशेष निवेश का ब्योरा होना चाहिए। लाभ या हानि से, जो आपको अपने करों को दर्ज करते समय आईआरएस को सूचित किया जाना चाहिए, फॉर्म 10 99-बी केवल उन लाभों या हानियों का रिकॉर्ड करता है जो किसी विशेष कैलेंडर वर्ष या कर वर्ष के भीतर हुई हैं। उदाहरण के लिए, गधे आपने पिछले साल के भीतर कई शेयर बेचे और लेन-देन की आय 10,000 की पूंजीगत लाभ के बराबर होती है यदि आप 2014 में विकल्प का प्रयोग करते हैं, तो बाजार मूल्य 30 ब्रोकरेज फर्मों का उपयोग स्टॉक 10 99-बी के लिए स्टॉक की बिक्री की रिपोर्ट करने के लिए होता है और अन्य आपके लागत आधार और आय के बीच का अंतर रिपोर्ट किया गया है कि एक विकल्प 10 9 बी बीरियन ऑप्शन ट्रेडिंग सिगल्स ट्रायल कॉलर पर रिपोर्ट किया गया विकल्प 1099 में दिए गए विकल्प हैं हां। 10 99 रूपए प्राप्त होने पर कोई निगम आय की रिपोर्ट कैसे करता है मैं कैसे कर सकता हूं मार्केट चुनाव के लिए एक मार्क जो गैर-लाभकारी विकल्पों का इस्तेमाल करते हैं और स्टॉक बेचते हैं, का टैक्स उपचार सभी प्रासंगिक आय फॉर्म या फॉर्म 10 99-एमआईएससी पर सूचित एक स्वतंत्र ठेकेदार की आय नहीं है, प्रपत्र डब्ल्यू-2 और फॉर्म 10 99-बी गलत हैं शेयरों और विकल्प में ट्रेडर्स ईक्विटी मुआवज़ा मुआवजा यदि कोई कंपनी किसी अन्य वाणिज्यिक इकाई के साथ कुछ बारटेटिंग गतिविधियों में भाग लेती है, तो फॉर्म 1099-बी दर्ज करना आवश्यक है यदि आप या विकल्प को या तो, आपको प्रत्येक वक्तव्य की एक पीडीएफ़ संलग्न करने की क्षमता होगी, जब डी प्राप्त हुआ एक फार्म 10 99-बी दिखाए जाने के आधार आईआरएस को सूचित किया गया था, करदाता को अपने वार्षिक टैक्स दाखिल के हिस्से के रूप में फॉर्म 10 99-बी में शामिल जानकारी शामिल करनी होगी , परंपरागत रूप से वर्ष के 1 अप्रैल को उस वर्ष के बाद वर्ष में गतिविधियों में हुई। इसमें प्रत्येक निवेश का विवरण, खरीदी की तारीख और मूल्य, बिक्री की तारीख और मूल्य शामिल है, और प्रत्येक बिक्री से प्राप्त मुनाफा, किसी भी कमीशन को घटा दिया गया है 1099 बी पर ऑप्शन ट्रेडिंग की रिपोर्टिंग में इसमें शामिल वस्तुओं के उचित बाजार मूल्य के बारे में जानकारी होनी चाहिए, क्योंकि इसमें टैक्स इंडिकेटर विदेशी मुद्रा के लिए माल के रिसीवर द्वारा आय के रूप में शामिल किया जाना चाहिए। 10 99 में रिपोर्ट किए गए विकल्प हां, एक निगम की रिपोर्ट कैसे है कमाई जब कोई 10 99 रुपये प्राप्त नहीं होते हैं मैं मार्केट चुनाव के लिए मार्क कैसे बना सकता हूं आप अपने कर स्लेयर खाते में 10 99-बी जानकारी दर्ज कर सकते हैं इस समय कर स्लेयर के पास आयात करने का विकल्प नहीं है धोने की बिक्री लेनदेन में कार्यक्रम हानि या संचित बाजार छूट की मात्रा में हमारे लेन-देन फेडरल टैक्स की रोकथाम - बैकअप को रोकना दिखाता है और मनी ब्रिटेन बैंड के लिए ऑनलाइन स्लॉट में सूचित किया जाना चाहिए यदि आप यह विकल्प चुनते हैं, तो आपको प्रत्येक स्टेटमेंट की पीडीएफ जब डी प्राप्त हुआ एक प्रपत्र 10 99-बी दिखाए जाने का आधार आईआरएस को सूचित किया गया था, यदि पूंजीगत हानि अधिकतम स्वीकृत राशि से अधिक है, तो अंतर अगले कर वर्ष में किया जा सकता है विशेषकर, फॉर्म 1099-बी के आंकड़े उपयोग किए जाते हैं आईआरएस फॉर्म 1040, अनुसूची डी पर, और ब्रोकरों को आपको 31 जनवरी 2015 तक फार्म 10 99-बी प्रदान करना होगा। शेयरों की बिक्री से प्राप्त राशि आपके ब्रोकर द्वारा फॉर्म 10 99-बी पर सूचित की जाएगी, और यह राशि होनी चाहिए जब आप अपना आयकर जमा करते हैं, तो विकल्प ट्रेडिंग की रिपोर्ट 10 9 बी बी पर होती है, जिस पर विपक्षी द्विपक्षीय रणनीति प्रति आंतरिक राजस्व सेवा आईआरएस को फार्म 10 99-बी को जमा करने की आवश्यकता होती है ताकि करदाता के लाभ या हानियों के रिकॉर्ड के रूप में कार्य किया जा सके दलाली बिक्री या कुछ प्रतिभूतियों के व्यापार के साथ अनुबंध किया गया है विकल्प ट्रेडिंग एक 10 99 बी में दर्ज की गई है, जिनके मामले में फॉर्म 10 99-बी पूंजीगत लाभ से अधिक है, जो पूंजीगत हानियों से अधिक है, नकारात्मक अंतर को टैक्स दाखिल कैपिटल गेन में कटौती के रूप में सूचीबद्ध किया जा सकता है। , नुकसान, और घर की बिक्री - स्टॉक विकल्प, विभाजन, ट्रेडर्स मुझे आईआरएस को सलाह देना चाहिए क्योंकि फॉर्म 10 99-बी पर रिपोर्ट की गई राशि से सहमत नहीं हैं पूंजीगत नुकसान की मात्रा को प्रत्येक वर्ष काटा जा सकता है। फर्म 1099- बी एक दलाल या वस्तु विनिमय विनिमय द्वारा जारी किया गया एक फार्म है जो सभी स्टॉक लेनदेन की आय का सारांश देता है एक 10 99 बी 10 99 में विकल्प ट्रेडिंग की रिपोर्ट द्बारा किसी भी इक्विटी के लिए लागत के आधार पर प्रवेश के बाद दायां ओर से कर दस्तावेज़ों के अंतर्गत उपलब्ध है 1 1 2012 के बाद खरीदी गई प्रतिभूतियों को फॉर्म ट्रेडिंग साइट्स पर प्रदर्शित किया जाएगा। यह प्रभावी ढंग से करदाता रिपोर्ट की आय कम करता है, जिसके परिणामस्वरूप कम कर का बोझ विदेशी मुद्रा द्विआधारी विकल्प सिस्टम यू 7 समीक्षा की यात्रा 2011 में आईआरएस ने कवर प्रतिभूतियों के लिए केवल लागत 10 99-बी। पोस्ट नेविगेशन के लिए लागत आधार की रिपोर्टिंग को अनिवार्य कर दिया था। अजीब पोस्ट। मूल पाठ। बाबाइन अंकगणितीय एक संयोजन समस्या है यह उन विधियों का उपयोग करने के लिए तुच्छ है जो हमने पहले से ही डिजाइन करने के लिए देखे हैं द्विआधारी अंकगणितीय के लिए सर्किट प्राप्त करने के लिए संयोजी सर्किट। हालांकि, एक समस्या है यह पता चला है कि इस तरह के सर्किट बनाने का सामान्य तरीका अक्सर कई गेटों का इस्तेमाल करेगा, हमें अलग-अलग तरीकों से खोजना होगा। बाइनरी पूर्णांक अतिरिक्त। बाइनरी पूर्णांक जोड़ के लिए, हम सर्किट गहराई पर हमारी आवश्यकता को बलिदान कर सकते हैं जो कि हमने पहले किया था, कम फाटकों का इस्तेमाल करने के लिए जिसके परिणामस्वरूप सर्किट एक प्रकार का है जिसे हम पुनरावृत्त संयोजक सर्किट कहते हैं, इसमें एक सरल तत्व की कई प्रतियां शामिल हैं द्विआधारी अतिरिक्त के लिए, यह साधारण तत्व है एक पूर्ण योजक कहा जाता है। एक पूर्ण योजक एक संयोजन सर्किट या वास्तव में तीन निविष्टियों के दो संयोजन सर्किट और दो आउटपुट इसका कार्य दो बाइनरी अंक जोड़ना है पिछली स्थिति से ले, और दो बिट परिणाम दें, सामान्य आउटपुट दें और आगे की स्थिति पर ले जाएं। यहां एक पूर्ण योजक के लिए सत्य तालिका है। यहां, हमने इनपुट के लिए एक्स और वाई के चर नामों का इस्तेमाल किया है, c ले-इन के लिए, आउटपुट के लिए आउट-आउट और सी-आउट के लिए ले-इन के लिए। एक योजक सर्किट के लिए हमारे साधारण डिजाइन विधियों का उपयोग करके एक पूर्ण योजक को तुच्छ बनाया जा सकता है। यहां परिणामस्वरूप सर्किट आरेख है। अगला चरण है एक ऐसी सर्किट में ऐसे पूर्ण योजक की एक श्रृंखला को संयोजित कर सकते हैं जो दो 8-बिट सकारात्मक संख्याओं को जोड़ सकते हैं हम एक पूर्ण योजक से लेयर-आउट को तुरंत जोड़कर पूर्ण योजक में ले जाने के लिए करते हैं। इसकी ले-इन पर 0 लेता है। यहाँ, हमने i - th बाइनरी स्थिति के लिए सबस्क्रिप्ट आई का उपयोग किया है। जैसा कि आप देख सकते हैं, इस सर्किट की गहराई अब दो नहीं है, लेकिन काफी बड़ी है वास्तव में, आउटपुट और ले जाने से स्थिति 7 स्थिति के इनपुट द्वारा भाग में निर्धारित किया जाता है 0 संकेत के साथ, सभी पूर्ण योजक को पार करना होगा परिणामस्वरूप एक अनुलंब विलंब। दो चरम लोगों के बीच मध्यवर्ती समाधान हैं जो हमने पूरे 32-बिट योजक के लिए यानी संयोजी सर्किट में देखा है, और एक पुनरावृत्त संयुक्ताक्षर सर्किट, जिनके तत्व एक साधारण संयोजी सर्किट के रूप में बनाए गए हैं उदाहरण के लिए हम एक 8-बिट योजक को एक साधारण दो-स्तरीय संयोजन सर्किट के रूप में बना सकते हैं और चार ऐसे 8-बिट योजक से एक 32-बिट योजक बना सकते हैं, एक 8-बिट योजक 65536 2 16 और - गेट्स से तुच्छ हो सकता है, और एक विशाल 65536 इनपुट या - गेट. एक और मध्यवर्ती समाधान में तथाकथित ले-एक्सीलेटर सर्किट बनाने का कार्य पूरा करना है। हमारे बाइनरी योजक पहले से ही बाइनरी अंकगणित पर अनुभाग में उल्लिखित नकारात्मक संख्याओं को संभाल कर सकते हैं लेकिन हमने चर्चा नहीं की है कि हम कैसे कर सकते हैं इसे घटाव संभाल करने के लिए मिलता है। यह कैसे किया जा सकता है यह देखने के लिए, एक्स-वाई की गणना करने के लिए एक्स-वाई की गणना करने के लिए हम एक्स-वाई की गणना कर सकते हैं इसके बजाय हम द्विआधारी अंकगणित पर अनुभाग से जानते हैं कि कैसे एक नंबर सभी बिट्स को चालू करना और 1 जोड़ना, हम अभिव्यक्ति की गणना x आ y 1 के रूप में कर सकते हैं। यह योजक तक पहुंचने से पहले दूसरे ऑपरेंड के सभी इनपुटों को पलटने के लिए पर्याप्त होता है, लेकिन हम 1 को कैसे जोड़ते हैं जो कि एक और योजक की आवश्यकता है कि सौभाग्य के लिए, हमारे पास पद की स्थिति में एक अप्रयुक्त कैश-इन सिग्नल है, जिसका परिणाम हम इस इनपुट पर एक 1 को दे सकते हैं, इसके परिणामस्वरूप एक जोड़ता है, इसके अलावा, इसके अतिरिक्त और घटाव के साथ पूरा सर्किट इस तरह दिखता है.बाहरी गुणा और विभाजन। बाइनरी गुणन बाइनरी अतिरिक्त से भी कठिन है कोई अच्छा चलने वाला संयोजी सर्किट उपलब्ध नहीं है, इसलिए हमें भी भारी तोपखाने का उपयोग करना होगा। समाधान एक अनुक्रमिक सर्किट का उपयोग करना होगा जो प्रत्येक क्लॉक पल्स के लिए एक अतिरिक्त जोड़ता है हम बाद में इस बारे में अधिक चर्चा करेंगे खंड के बाद से यह तंत्र की जरूरत है जिसे हमने अभी तक चर्चा नहीं की है। दशमलव स्थानांतरण और समीकरण तकनीकों का उपयोग करते हुए एन-बिट बाइनरी डेटा को विभाजित करने के लिए डिवाइडर सर्किट, यूएस 4599702 एन-बिट बाइनरी डेटा को विभाजित करने के लिए ए. ए. विभक्त सर्किट एल एक नंबर मी से n जो कि 2 2 से एक के रूप में परिभाषित किया गया है, 2 या अधिक का एक सकारात्मक पूर्णांक है, जिसमें एक एनडीएम को एल एन 2 बीए के लिए ईक्वा 1 के रूप में दिया गया एक अनंत श्रृंखला में विकसित किया गया है जहां बी एक सकारात्मक पूर्णांक है विभाजक सर्किट में द्विआधारी डेटा एल एन के प्रति उत्तरदायी पहला सर्किट शामिल है, जो दशमलव श्रृंखला के सबसे महत्वपूर्ण बिट से एक बिट की इकाई में अनंत श्रृंखला के प्रत्येक शब्द के दशमलव भाग को विभाजित करने के लिए उत्तरदायी होता है, और एक - सममित दशमलव भागों को उत्पन्न करने के लिए अनंत श्रृंखला के सभी शब्दों के दशमलव भागों के बिट अनुभाग वाले भाग, एक दशमलव परिभाषित करने के लिए एक दूसरे सर्किट के लिए, जो बाइनरी डेटा एल एन के पूर्णांक भाग को समकक्ष दशमलव भागों से ले जाता है और ले जाने के लिए तीसरी सर्किट एल एन मीटर से संबंधित विभाजित डेटा प्रदान करने के लिए बाइनरी डेटा एल एन के पूर्णांक भागों की एक राशि के लिए 8. क्या दावा किया गया है .1 नंबर बी के साथ एन-बिट बाइनरी डेटा एल एन को विभाजित करने के लिए एक विभक्त सर्किट जिसे एम 2 ए -1 के रूप में परिभाषित किया गया है, जहां 2 या उससे अधिक का एक सकारात्मक पूर्णांक है, विभाजन ऑपरेशन एल एनएम जा रहा है एल एन 2 बीए के लिए EQU18 के रूप में दिया गया एक अनंत श्रृंखला में विकसित होता है जहां बी एक सकारात्मक पूर्णांक है, जिसमें विभक्त सर्किट कहा गया है। पहला अर्थ है, उत्तरदायी, बाइनरी डेटा एल एन ने कहा कि अनंत के सबसे महत्वपूर्ण शब्दों की बहुलता के दशमलव भाग को विभाजित करने के लिए सबसे महत्वपूर्ण शब्दों में से एक पूर्णांक भाग से श्रृंखला, प्रत्येक ने कहा कि दशमलव भाग दशमलव बिट के सबसे महत्वपूर्ण बिट्स से ए-बिट्स की एक इकाई में विभाजित होता है जहां एक सकारात्मक पूर्णांक 2 कहा जाता है और कहा अनुभाग के दशमलव भाग के अनुसार शब्दों की बहुलता ने एक समकक्ष दशमलव भाग उत्पन्न करने के लिए अनन्त श्रृंखला का प्रयोग किया.इसकोंड का अर्थ है पहला साधन, एक पूर्णांक भाग को भेदभाव करने के लिए, ने कहा कि समर दशमलव भाग को बाइनरी डेटा एल एन और। तीसरे साधन के पूर्णांक भाग में जोड़ा जाए साई को युग्मित डी द्वितीय मतलब और उत्तरदायी करने के लिए बाइनरी डेटा एल एन ने कहा द्विआधारी डेटा एल एन के पूर्णांक भागों के वर्गों को संक्षेपण करने के लिए कहा जिससे पूर्णांक भागों का योग हो, और कहा जा रहा है कि पूर्णांक भाग ने उत्पादित होने के लिए कहा है। जिससे विवादास्पद डेटा का परिणाम एलएम एम 2 के बराबर होता है। 2 एक विभक्त का दावा 1 के अनुसार, जिसमें पहले साधन शामिल हैं। प्रथम योजक का मतलब पहली द्विआधारी डेटा के उत्तर देने के लिए उत्तरदायी है। प्रत्येक एक बिट इकाई के लिए इसमें पहली बार ले जाने और पहले परिणाम का परिणाम पेश करने के लिए शामिल किया गया था। सेकंड एडपर का मतलब है कि द्विपदीय डेटा के दूसरे भाग के लिए उत्तरदायी बाइनरी डेटा एल एन ने प्रत्येक ए-बिट यूनिट इसमें एक दूसरे को ले जाने और दूसरा नतीजा निकलना और दूसरा तीसरा नतीजा निकलना है। तीसरे एडपर का मतलब है कि पहले और दूसरे योजक का मतलब है, पहले ले जाने के लिए और पहले परिणाम के अनुसार दूसरा ले जाने वाला दूसरा और दूसरा परिणाम है ने कहा दशमलव दशमलव भाग .3 एक विभक्त दावा 2 के अनुसार, जिसमें कहा गया है कि पहले योजक का मतलब है एक बिट पूर्ण योजक, दूसरा योजक का मतलब है एक बिट पूर्ण योजक, और कहा कि तीसरे योजक का मतलब 1-बिट पूर्ण योजक .4 दावा करने के अनुसार, एक विभक्त 2, जिसमें तीसरे साधन में शामिल हैं। चौथे योजक का अर्थ तीसरे भाग के लिए उत्तरदायी है। ले और एक तिहाई के नतीजों का परिणाम है और चौथे योजक का मतलब चौथे योजक का अर्थ है और चौथी हिस्से को उत्तर देने के लिए उत्तरदायी है। बाइनरी डेटा एल एन ने कहा है कि सामग्री को संक्षेप में प्रस्तुत करने के लिए चतुर्थ भाग दिया गया है, और तीसरा ले जाने के लिए कहा गया है। और कहा कि तीसरे परिणाम का सार है, उत्पादन के आंकड़ों के अनुसार, विभाजित आंकड़ों के परिणामस्वरूप 5, विभेदक दावा 4 के अनुसार, जिसमें कहा गया है कि चौथे योजक में 1-बिट पूर्ण योजक शामिल है। 6 एक विभक्त का दावा 1 के अनुसार, जिसमें पहले साधन include. generator का मतलब है पहले स्विचिंग दालों को पैदा करने के लिए पहले लेच दालों ने कहा था कि पहले स्विचन दालों को सिंक्रोनाइजेशन में कहा गया है जिसमें पहले लेच दाल कहा गया है। पहले स्विच ने पहले स्विचिंग दालों से कहा है कि क्रमशः एक बिट डाटा का चयन करने के लिए उत्तरदायी होगा। पहले स्विचिंग दालों और पहले संचय करने वाले का अर्थ है पहला स्विच का मतलब है और पहला लेच दाल कहा जाने के लिए उत्तरदायी होने के लिए, क्रमिक रूप से संचित करने के लिए कहा गया है कि पहले लेच दालों के अनुसार एक बिट डेटा, और प्रदान किया गया दशमलव दशमलव भाग के अनुसार। 6 का दावा करने के लिए, जिसमें कहा गया है कि जनरेटर का मतलब है कि दूसरा स्विचिंग दालों को पैदा करने के लिए और सिंक्रनाइजेशन में दूसरी कड़ी के दालें पैदा करने के लिए दूसरे स्विचन दालों की पीढ़ी के साथ, और जिसमें तीसरे साधनों का मतलब है, शामिल हैं। सेकेंड स्विच का मतलब दूसरे साधन और उत्तरदायी कहा द्विआधारी डेटा एल एन के एक निर्धारित भाग के लिए और दूसरे स्विच दालों से, विशेष डेटा का चयन करने के लिए बाइनरी डेटा एल एन ने कहा और कहा कि दूसरे स्विचिंग दालों और एसकंड संचयकर्ता के अनुसार ले जाने का मतलब दूसरे स्विच के साधन और कहा गया है कि विशिष्ट डेटा के प्रति उत्तरदायी होना और दूसरी कड़ी के दालों को कहा जाने के लिए जोड़ा गया है। कंद के दालों, और इस तरह से विभाजित आंकड़े results.8 एक दावा के अनुसार एक विभक्त 1, जिसमें, जब एम 3, दूसरा मतलब नीचे तर्कसंगत संबंधों EQU19 जहां Y 2 वाई 1 और वाई 0 का उपयोग किया जाता है के अनुसार एक भेदभाव करता है जैसा कि कहा, एक्स 3 एक्स 2 एक्स 1 और एक्स 0 का उपयोग दशमलव के हिस्सों का सार है, और एक्स 3 एक्स 2 एक्स 1 क्रमशः एक्स 3 एक्स 2 एक्स 1 के व्युत्क्रम के अनुरूप है। इसमें से आविष्कार का पता चलता है। वर्तमान आविष्कार एक डिवाइडर सर्किट एक सिस्टम में रंग डेटा के ऊर्ध्वाधर पतों को सेट करने के लिए उपयुक्त है जैसे कि एक कैरेबियन प्रसारण प्रणाली या कैप्शन सिस्टम। एक पारंपरिक चरित्र प्रसारण या कैप्शन सिस्टम में, एक डिस्प्ले स्क्रीन डॉट मैट्रिक्स 248 क्षितिज द्वारा गठित की जाती है ओन्टल पिक्सल 204 वर्टिकल पिक्सल, उदाहरण के लिए, उप-ब्लॉक की इकाइयों में प्रदर्शन किया गया है जिसमें 8 क्षैतिज पिक्सल और 12 ऊर्ध्वाधर पिक्सेल हैं, इसलिए 8-बिट एक्स क्षैतिज पते 0 से 247 और 8-बिट वाई लंबवत पते 0 से 203 तक आवंटित किए जाते हैं डिस्प्ले स्क्रीन पर जब रंग वास्तव में किया जाता है, तो क्षैतिज दिशा के साथ 0 से 30 के बीच का स्तंभ 0 से 16 तक ऊर्ध्वाधर दिशाओं के साथ उप-ब्लॉक को असाइन किया जाता है प्रत्येक अर्ध स्तंभ आठ क्षैतिज पिक्सेल से मेल खाती है, और प्रत्येक अर्ध पंक्ति मेल 12 ऊर्ध्वाधर पिक्सल के लिए एक डॉट पैटर्न आठ क्षैतिज पिक्सेल की इकाइयों में एक छवि मेमोरी से पढ़ा जाता है इसलिए, डॉट पैटर्न को अर्ध कॉलम 0 से 30 की इकाइयों में नामित किया गया है और Y पत्ते 0 से 203 रंग उप-ब्लॉक की इकाइयों में किया जाता है , as described above, so that color data can be read out in units of quasi columns 0 to 30 along the horizontal direction but must be read out in units of 12-bit quasi rows along the vertical direction Therefore, in or der to prepare a Y address of color data, a quasi row converter is required wherein vertical addresses 0 to 203 having the dot pattern data are divided into units of 12 pixels and are converted to quasi rows 0 to 16.The conventional sub-block as the unit of coloring comprises eight horizontal pixels and 12 vertical pixels However, a minimization of a sub-block unit provides good coloring of display From this, the preferred sub-block unit is expected to be smaller than that of the conventional sub-block In this case, the Y addresses along the vertical direction of the screen must be quasi row-converted If the quasi rows are arranged in units of two lines, four lines, or eight lines, and hence in units of 2 n n 1, 2, 3 , seven six or five most significant bits of the 8-bit Y address can be easily quasi row-converted However, if the quasi row is employed in units of three lines, six lines, nine lines and hence in units of 3 n n 1, 2, 3 , the Y addresses must be quasi row-converted in unit s of three lines With a combination of quasi row conversion in units of three lines and of two lines, all possible quasi row conversions such as two-, three-, four-, six-, eight-, nine - and 12-line quasi row conversions can be performed In this case, two-line quasi row conversion can be easily performed by shifting each bit of the Y address Therefore, it is important to consider the circuit configuration of a quasi row converter for performing quasi row conversion in units of three lines. Table 1 below shows 8-bit Y addresses and their updated addresses obtained by quasi row-converting the 8-bit addresses in units of three lines A quasi row converter for performing quasi row conversion in units of three lines will be described with reference to Table 1.However, in order to form an integrated system including a quasi row converter, the quasi row converter having the ROM requires 1792 256 7 memory cells and a corresponding Y address decoder Therefore, the above quasi row converter require s a large amount of hardware and is not suitable for an IC. Another exemplification of quasi row conversion in units of three lines is a logic converter for performing the conversion shown in Table 1 Bits b 0 to b 7 of the quasi row-converted address can be designated by logic expressions using bits a 0 to a 7 of the Y address as follows EQU2 PG,7.The logic expressions for bits b 1 and b 0 are omitted since they are too long As will be apparent from the above description, when the quasi row converter for performing quasi row conversion in units of three lines comprises a logic circuit, the amount of hardware is greatly increased as in the case of the quasi row converter using ROM These conventional quasi row converters are not suitable for an IC. SUMMARY OF THE INVENTION. The present invention has been made in consideration of the above situation and has for its object to provide a divider circuit which can be constructed using a small amount of hardware, to quasi row-convert vertical add resses of a display screen in a system such as a character broadcast system and a caption system. According to the present invention, a division operation L n m is developed into the following infinite series in order to divide an n-bit binary number L n by m for m 2 a -1 where a is a positive integer of 2 or more EQU3 for L n 2 ba where b is a positive integer. Decimal parts of all the terms of this infinite series are summed and are rounded to give a carry to an integer part The rounded value or carry is added to the sum of the integer parts of the infinite series. According to the present invention, there is provided a divider circuit having only a small amount of hardware for quasi row conversion of the vertical addresses of a display screen. BRIEF DESCRIPTION OF THE DRAWINGS. FIG 1 is a diagram for explaining designation of addresses in a character broadcast system or the like. FIG 2 is a block diagram of a divider circuit according to a first embodiment of the present invention. FIG 3 i s a circuit diagram of a discriminator 14 shown in FIG 2.FIG 3A is a modification of the circuit shown in FIG 3.FIG 4 is a block diagram of a divider circuit according to a second embodiment of the present invention. FIGS 5A to 5M are timing charts of switching and latch pulses generated by a pulse generator 28 shown in FIG 4.FIG 6 is a circuit diagram of the pulse generator 28 shown in FIG 4.FIG 7 is a circuit diagram having a switch circuit 21 shown in FIG 4 and. FIG 8 is a circuit diagram of a switch circuit 25 shown in FIG 4.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS. Preferred embodiments of the present invention will be described with reference to the accompanying drawings. For illustrative convenience, a dividend is given as an 8-bit binary number L n L 8 , and a divisor is given as m 3 2 a -1 2 2 -1 Assume that L n m is given as L 8 3 Also assume that an 8-bit Y address L 8 is given as follows. where a 0 to a 7 are bits of binary Y address L 8 and are designated by logic 0 or 1 Bit a 0 is the least significant bit, and bit a 7 is the most significant bit. In order to quasi row-convert the Y address L 8 in units of three lines, Y address L 8 is divided by three to obtain a quotient The quotient L 8 3 is given as follows EQU4 The term L 8 4 indicates that a decimal point of Y address a 7 a 6 a 5 a 4 a 3 a 2 a 1 a 0 is shifted by two digit positions to the left upper bits An updated address is thus designated as a 7 a 6 a 5 a 4 a 3 a 2 a 1 a 0 Therefore, the term L 8 4 has an integer part of six digit positions When this integer part is expressed as L 6 equation 1 is expressed as follows. The same operation as for the term L 8 3 is performed for the term L 6 3, and the following result is obtained EQU5 The above operation is repeated to obtain the following equation EQU6 The term L 8 3 can thus be developed into the infinite series L 6 L 4 L 2 L 0 The terms L 6 L 4 L 2 L 0 are obtained by shifting the decimal point of binary Y address L 8 a 7 a 6 a 5 a 4 a 3 a 2 a 1 a 0 in units of two digit positions to the left More particularly, these terms are expressed as follows EQU7.The term L 8 3 obtained by quasi row-converting Y address L 8 can be calculated as a sum of the following infinite series EQU8.When the sum of this infinite series is calculated, the number to the right of the decimal point can be asymptotically obtained from the total of asymptotic terms, each of which term is obtained by adding four prescribed 2-bit items of data by four times as EQU9.When the sum is given as X 3 X 2 X 1 X 0 the carry value of each asymptotic term to be added to the integer part can be determined from the value of X 3 XHD 2X 1 X 0 As a result, a carry to the integer part is determined Bits a 0 a 1 a 2 a 3 a 4 a 5 a 6 and a 7 are designated by logic 1 or 0 However, 13 types of sum results X 3 X 2 X 1 X 0 may be obtained as combinations of sums of the four 2-bit data for each asymptotic term, as shown in Table 2 For example, when all bits a 0 to a 7 are se t at logic 0 , X 3 X 2 X 1 X 0 is set at 0000 However, when all bits a 0 to a 7 are set at logic 1 , X 3 X 2 X 1 X 0 is set at 1100.Carry Y 2 Y 1 Y 0 to the integer part is obtained in accordance with 13 types of logic combinations EQU10.In the same manner as described above, the remaining values of carry Y 2 Y 1 Y 0 are sequentially obtained from X 3 X 2 X 1 X 0 and the results are shown in Table 3.In this case, note that 0 111111 1 0 When carry Y 2 Y 1 Y 0 which is the carry value from the decimal part, to the integer part is obtained, the integer parts of the terms of the series are summed and the carry is added to the resultant sum to obtain L 8 3 which corresponds to the value obtained by quasi row-converting the Y address L 8.The present invention is based upon the above principle The configuration of the divider circuit will be described hereinafter with reference to FIG 2 Reference numerals 11 and 12 denote 2-bit full adders, respectively B 13 and 15, 3-bit full adders, respect ively 16, a 6-bit full adder 17, a 7-bit full adder and 14, a discriminator for discriminating a carry from a decimal part to an integer part. The operation of the divider circuit will be described hereinafter Full adders 11, 12 and 13 perform additions of decimal parts as follows EQU11.More particularly, 2-bit data a 7 a 6 is added to 2-bit data a 5 a 4 by full adder 11 Two-bit data a 3 a 2 is added to 2-bit data a 1 a 0 by full adder 12 Sum data from full adders 11 and 12 are added by full adder 13, thereby obtaining the sum X 3 X 2 X 1 X 0 of the decimal parts Carry Y 2 Y 1 Y 0 to the integer part is obtained by discriminator 14 Discriminator 14 performs a carry discrimination in accordance with the following logic expressions EQU12.Discriminator 14 for satisfying the above logic expressions may comprise seven AND gates 14A to 14G, two OR gates 14H and 14I, and three inverters 14J to 14L, as shown in FIG 3 Data X 3 is supplied to AND gates 14A, 14B, 14D and 14G Data X 2 is supplied t o AND gates 14A, 14C and 14E Data X 1 is supplied to AND gates 14C, 14D and 14F Data X 0 is supplied to AND gates 14F and 14G Data X 3 is supplied via an inverter 14J to AND gate 14E data X 2 via an inverter 14K to AND gates 14B, 14D, 14F and 14G and data X 1 via an inverter 14L to AND gate 14E An ANDed output from gate 14A is used as said carry Y 2 ANDed outputs from gates 14B and 14C are converted to said carry Y 1 via an OR gate 14H ANDed outputs from gates 14D to 14G are converted to said carry Y 0 via an OR gate 14I. Carry Y 2 to Y 0 obtained from discriminator 14 and integer data a 7 to a 2 are supplied to full adders 15 to 17 Full adders 15 to 17 perform a carry operation and addition of integer data More specifically, carry Y 2 Y 1 Y 0 to the integer digit position is added to the integer part of address L 2 by full adder 15 The integer part of address L 6 is added to that of address L 4 by full adder 16 Sum data from full adders 15 and 16 are added by full adder 17 Full adder 1 7 thus produces 7-bit data b 6 b 5 b 4 b 3 b 2 b 1 b 0 i e data obtained by quasi row-converting an 8-bit Y address Discriminator 14 may have another configuration, e g as shown in FIG 3A. According to this embodiment, three-line quasi row conversion can be performed by six full adders 11 to 13 and 15 to 17 and discriminator 14 for discriminating the carry to the integer digit position Therefore, the quasi row converter according to the present invention requires only a small amount of hardware and can be easily integrated as an IC unlike the conventional quasi row converter. FIG 4 is a block diagram of a divider circuit according to the second embodiment of the present invention Reference numerals 21 and 25 denote switch circuits for switching given data supplied to adders, respectively 22, a 4-bit full adder for adding the decimal parts, 26, a 7-bit full adder for adding integer parts and a carry to the integer part 23 and 27, latches for latching sum data, respectively 14, a discrimin ator for discriminating the carry to the integer digit position and 28, a pulse generator for supplying switching pulses SP1 to SP5 to switch circuits 21 and 25 and latch pulses LP1 to LP5 to latches 23 and 27.The decimal parts are added by means of switch circuit 21, 4-bit full adder 22, and latch 23 Four 2-bit data element a 1 a 0 a 3 a 2 a 5 a 4 and a 7 a 6 are sequentially switched by switch circuit 21 to thereby supply them as signals E21B1 and E21B2 to full adder 22 For this purpose, pulses SP1, SP2, SP3 and SP4 are used as the switching pulses The resultant sum data are sequentially latched by latch 23 in response to latch pulses LP1, LP2, LP3 and LP4, respectively The sum results latched in response to latch pulse LP4 are supplied as sum X 3 X 2 X 1 X 0 of four 2-bit data a 1 a 0 a 3 a 2 a 5 a 4 and a 7 a 6 to discriminator 14 Discriminator 14 has substantially the same configuration as that in FIG 2 and produces carry Y 2 Y 1 Y 0 to an integer digit position. Meanwhile, the int eger parts of the terms of the series are added by means of switch circuit 25, 7-bit full adder 26 and latch 27 The integer digit positions of L 6 which are indicated by bits a 7 a 6 a 5 a 4 a 3 and a 2 the integer digit positions of L 4 which are indicated by bits a 7 a 6 a 5 and a 4 and the integer digit positions of L 2 which are indicated by bits a 7 and a 6 are switched by switch circuit 25 and are sequentially supplied as signals E25B1 to E25B6 to full adder 26 in response to switching pulses SP2, SP3 and SP4 The sum results of the integer parts are sequentially latched by latch 27 Carry Y 2 Y 1 Y 0 to an integer digit position is supplied via switch circuit 25 to full adder 26 in response to switching pulse SP5 The preceding latched data is then added by full adder 26 to the carry from switch circuit 25 Total sum data is latched in response to latch pulse LP5, so that 7-bit data b 6 b 5 b 4 b 3 b 2 b 1 b 0 obtained by quasi row-converting Y address L 8 in units of three lines is latched. FIGS 5A to 5M are timing charts illustrating pulses applied to or generated from pulse generator 28 FIG 6 shows a circuit configuration of generator 28 D type flip-flops D-FF 28A to 28F are reset and a 2-bit counter 28H is cleared by a reset pulse FIG 5A A clock is supplied to the clock CK input of counter 28H FIG 5B In NTSC system, the period of pulse is 63 5 s one horizontal period and the frequency of clock is 5 73 MHz 8 5 f sc where f sc denotes the color subcarrier frequency A Q 0 output from counter 28H is supplied to AND gates 28I and 28L A Q 1 output from counter 28H is supplied to AND gate 28I and supplied via an inverter 28K to AND gate 28L An ANDed output from gate 28I is supplied to an NAND gate 28J as well as to AND gates 28M to 28R Gate 28J receives a Q output from D-FF 28F An NANDed output from gate 28J clocks D-FFs 28A to 28F Q outputs from D-FFs 28A to 28E are inputted to an NOR gate 28G An NORed output from gate 28G is supplied to a D input of FF 28A D inputs of FFs 28B to 28F receive Q outputs from FFs 28A to 28E, respectively. AND gate 28L receives Q output from D-FF 28F and NORed output from gate 28G, and provides an ANDed output as the clear pulse CLP FIG 5C Pulse CLP initializes latches 23 and 27 FIG 4.Q outputs from D-FFs 28A to 28E are used as switching pulses SP1 to SP5 FIGS 5D, 5F, 5H, 5J and 5L. Q outputs from D-FFs 28A to 28E are respectively supplied to AND gates 28M to 28R ANDed outputs from gates 28M to 28R are used as latch pulses LP1 to LP5 FIGS 5E, 5G, 5I, 5K and 5M. FIG 7 shows a configuration of switch circuit 21 shown in FIG 4 Data a 7 a 5 a 3 and a 1 are supplied to AND gates 21A, 21B, 21C and 21D, respectively Gates 21A, 21B, 21C and 21D receive switching pulses SP4, SP3, SP2 and SP1, respectively ANDed outputs from gates 21A to 21D are supplied to an OR gate 21I An ORed output from gate 21I is used as said signal E21B2 Data a 6 a 4 a 3 and a 2 are supplied to AND gates 21E, 21F, 21G and 21H, and these AND gates receive switching pulses SP4 to SP1 ANDed outputs from gates 21E to 21H are supplied to a OR gate 21J An ORed output from gate 21J is used as said signal E21B1.FIG 8 shows a configuration of switch circuit 25 shown in FIG 4 Data a 7 a 6 a 5 a 4 Y 2 a 3 Y 1 a 2 and Y 0 are supplied to AND gates 25A, 25B, 25C, 25E, 25G, 25H, 25K, 25L and 25P, respectively Data a 7 is also supplied to AND gates 25D and 25J data a 6 to AND gates 25F and 25N data a 5 to an AND gate 25I and data a 4 to an AND gate 25M Switching pulse SP2 is supplied to AND gates 25A, 25B, 25C, 25E, 25H and 25L Switching pulse SP3 is supplied to AND gates 25D, 25F, 25I and 25M Switching pulse SP4 is supplied to AND gates 25J and 25N Switching pulse SP5 is supplied to AND gates 25G, 25K, and 25P. An ANDed output from gate 25A is used as said signal E25B6, and an ANDed output from gate 25B is used as said signal E25B5 ANDed outputs from gates 25C and 25D are converted to said signal E25B4 via an OR gate 25Q ANDed outputs from gates 25E to 25G are converted to said signal E25B3 via an OR gate 25R ANDed outputs from gates 25H to 25K are converted to said signal E25B2 via an OR gate 25S ANDed outputs from gates 25L to 25P are converted to said signal E25B1 via an OR gate 25T. The same effect as in the first embodiment can be obtained in the second embodiment. In the above embodiments, a binary number is divided by three However, the binary number may be divided by seven or fifteen In general, the present invention is effectively applied to divide a binary number by m for m 2 a -1 where a is a positive number of 2 or more The general infinite series can then be given as follows EQU13 for L n 2 ba where b is a positive integer where L n is an n-bit binary number. For example, when a given binary number, e g an 8-bit number, is divided by 3 i e m 3 , condition a 2 is given from m 2 a -1 In this case, an infinite series is given as follows EQU14 The above infinite series is the same as that described with reference to the firs t embodiment. An infinite series is obtained in the following manner when the 8-bit number is divided by seven In this case, conditions m 7 and a 3 are given from m 2 a -1 EQU15.The above infinite series can be rewritten as follows EQU16.In this case, the sum of the decimal parts can be obtained by repeatedly adding a 3-bit data which is obtained by dividing the decimal part data in a unit of 3-bit from the most significant bit of the decimal part By using this sum data of the decimal part, a carry to an integer digit position is obtained and is added to the sum of the integer parts. A detailed description for another case wherein 8-bit data is divided by 15 i e 2 4 -1 or by 31 i e 2 5 -1 will be omitted In this case, the decimal point is shifted in a unit of four - or five-bit to the left in the same manner as described above Decimal parts of decimal point shifted data are added to obtain a carry to an integer digit position The carry is added to a sum of integer parts In general, the fo llowing relation is given EQU17 The above result indicates that L n m can be developed into a general infinite series when the divisor m is given as 2 a -1 For this reason, the present invention can be applied not only to m 3 or 5 but also to m 2 a -1.In the above embodiments, the dividend is the 8-bit value L 8 However, the number of bits of the dividend is not limited to 8 bits but may be extended to n bits. As is apparent from the above description, the present invention can be applied whenever an n-bit dividend and a 2 a -1 divisor are given. Binary frequency divider US 4025800 A. A binary divider circuit consisting of a pair of inverters connected in series and a pair of switches connected in series around one of the inverters The switches are constructed such that they are not open or closed at the same time and a capacitor is connected from the common node between the switches and ground A resistor is connected from the output of one of the series inverters to the input of the othe r inverter The resistor is of a value such that the time constant is associated with the resistor and capacitor. 7.What is claimed is.1 A binary divider circuit for generating an output signal having a frequency of one-half that of its input signal, comprising. first and second inverters connected in series. first and second switch means connected in series, from the input to the output of said first inverter. means for opening or closing said switches in response to said input signal such that said switches operate 180 out of phase. a capacitor connected to the common node between said switches, said capacitor being large with respect to any stray capacitance on the input to said first inverter and. resistor feedback means connected from the output of said second inverter to the input of said first inverter, for referencing said second inverter output to said first inverter input, said resistor being of such value that the time constant associated with said resistor and said capacitor is large with respect to the signal propagation delay through said inverters.2 The circuit of claim 1 implemented in CMOS technology wherein said capacitor comprises a reverse biased p , n junction with said junction never connected to a voltage that exceeds its breakdown voltage.3 The circuit of claim 2 wherein said resistor means is formed by ion implantation.4 The circuit of claim 3 wherein said input signal consists of a first and second train of pulses 180 out of phase and characterized by a first and second distinct voltage level, said circuit further including means for operatively connecting said first train of pulses to said first switch whereby said switch is open when said pulse is at said first level and closed when it is at said second level, means for connecting said second train of pulses to said second switch such that said second switch is open when said pulse is at the first state and closed when said pulse is at a second state whereby said first and second switches are opened and closed 180 out of phase with each other.5 The circuit of claim 4 further including first output means c onnected to the output of said second inverter and second output means connected to the output of said first inverter.6 The circuit of claim 1 wherein said first and second inverters consist respectively of an n-channel MOS transistor having its source connected to ground, a p-channel MOS transistor having its source connected to a positive source of voltage and its drain connected to the drain of said n-channel transistor, the gates of said transistors connected together and forming the input to said inverter, said output means connected to the common node between the drains of said n-channel and p-channel transistors.7 The circuit of claim 6 wherein said first and said second switches comprise respectively an n-channel and p-channel MOS transistor having their sources and drains connected input means connected to the gates of said transistors such that a control signal is supplied to one gate and the complement of said signal is supplied to the other gate whereby said switch is close d and a signal may be passed from said common drain connection through said transistors to said common source connection when said first level signal is impressed upon said gates but whereby a signal may not pass from said common drain to said common source through said transistors when said second level signal is impressed upon said gates. BACKGROUND OF THE INVENTION. Modern electronic watches consist of an accurate electronic frequency source CMOS divider circuitry for reducing the reference frequency to a one cycle per second signal CMOS counters for counting minutes, seconds, hours, days, months and so on CMOS control circuitry and electronic displays such as a liquid crystal or light emitting diodes This is all old The new developments in electronic watches are occurring primarily as improvements in displays, size reduction of the circuitry, and reductions in manufacturing costs The present invention is directed at two of these areas namely the reduction in both size and manufacturi ng costs of the divider circuitry. The divider circuitry typically consists of a series of CMOS binary divider circuits that have the property of dividing the frequency of the input signal precisely in half That is, if the input signal frequency is 4 Hz, the output signal frequency would be 2 Hz These circuits, although conceptually simple and old in the art, are uniquely important to digital watch design became many are required in a single watch and both space and power are limited. Thus, it is an object of this invention to provide an improved binary circuit that is smaller in size than those currently available Smaller size will provide higher yields and lower cost. It is another object of the invention to provide a new binary circuit that is uniquely suited for the low power complementary metal oxide semiconductor CMOS process of implementation. It is another object of the invention to provide a binary divider circuit with a minimum number of active elements. Finally, it is an object o f the invention to provide a new structure for a capacitor in CMOS. SUMMARY OF THE INVENTION. These and other objects of the invention are achieved by a circuit having first and second inverters in series with the output of the second inverter fed back through a high value resistor to the input of the first inverter In addition, the input of the first inverter is connected in series through first and second switches to its own output A capacitor is connected from the common node between the two switches to ground One input, consisting of a logic signal, is supplied to the control terminal of the first switch and a second input signal, consisting of the complement of the first control signal, is supplied to the control terminal of the second switch The circuit output is taken from the second inverter and its complement from the first inverter. This circuit, when implemented in CMOS technology, utilizes a capacitor structure that consists of a reverse biased p , n diode, the capacitive valu e of which is large when compared with that of the stray capacitance associated with the input to the first inverter. BRIEF DESCRIPTION OF THE DRAWINGS. FIG 1 is a block diagram of the inverter circuit of the present invention, particularly showing its inputs and outputs. FIG 2 is a frequency diagram showing the frequency relationship of the input and output of the circuit of the present invention. FIG 3 is a simplified circuit schematic illustrating the basic operation of the circuit. FIG 4 is a phase diagram showing the relationship of the various inputs and outputs and important nodes within the circuit shown in FIG 3.FIG 5 is a cross-sectional illustration of the structure of a conventional CMOS capacitor. FIG 6 is a cross-sectional illustration of a CMOS capacitor constructed according to the present invention. FIG 7 is a voltage current diagram illustrating the operation of the capacitor of FIG 6.FIG 8 is a conventional illustration of the switch of FIG 3.FIG 9 is a circuit schematic of the switch of FIG 8 implemented in CMOS technology. FIG 10 is a schematic illustration of an inverter circuit. FIG 11 is a schematic of the inverter of FIG 10 implemented in CMOS technology. DESCRIPTION OF THE PREFERRED EMBODIMENT. FIG 1 generally shows the setting of the invention as one circuit 6 in a plurality of identical binary frequency divider circuits 4 and 8 The output of a frequency reference such as a quartz crystal not shown is supplied to the input of a chain of binary divider circuits 4, 6 and 8 The output of the frequency reference may be a single signal consisting of a sequence of pulses or it may be two signals, one of which is the complement of the other That is, the pulses are exactly 180 out of phase The latter arrangement is shown in FIG 1.The inputs to any given binary circuit 6, for example, are the signal and its complement The outputs of the binary are the signal Q and its complement Q The relationship of these signals is illustrated in FIG 2 where it can be see n that Q has a frequency of 1 2 of that of Although not important to the invention, it will aid in its explanation if some conventions are defined The zero signal level is at ground and the one signal level is at some positive voltage, for example, 3 volts above ground Q changes state on the trailing edge of. Many binarys within the frequency divider network also are provided with a reset signal R, whose purpose is to force the output Q to logic zero when R is high. FIG 3 shows the basic functional configuration of the binary divider circuit for the present invention The circuit generally consists of inverters 10 and 12 connected in series Connected in series with the input of the inverter 10 are switches 14 and 16 The output of inverter 10 is connected to one end of switch 16 via lead 17 The common node 18 between switches 14 and 16 is connected through capacitor 20 to ground The output of inverter 12 is connected through resistor 22 to the input of inverter 10 Switches 14 and 16 are controlled by electrical signals supplied via leads 24 and 26 respectively That is, when the signal on lead 26 is high, switch 16 is closed When the signal on lead 26 is at ground, switch 16 is open as shown in the diagram As will be described later, switches 14 and 16 are constructed such that if one is open the other must be closed and vice versa. Stray capacitance associated with the input to inverter 10 is illustrated as capacitor 28 In order for the circuit to work properly, capacitor 20 must be much greater than capacitor 28.Inputs and are supplied to the circuit via leads 26 and 24 respectively The outputs from the circuit Q and Q are taken from the outputs of inverters 12 and 10 respectively. To explain the operation of the circuit of FIG 3, it is helpful to refer to the phase diagram of FIG 4 For purposes of description, assume that the input signal is resting between transitions in a logic one state during the time interval T 1 is, of course, in a logic zero state during th is time Switch 16 will be closed, and switch 14 is open Also assume, as shown in FIG 4, that Q is in a logic one during period T 1 As can be seen, there is positive feedback around the two inverters from the output of inverter 12 via resistor 22 to the input of inverter 10 Thus, the two inverters will act similar to a flip flop in that they can have only two stable states and will remain in a particular state until they experience an input signal that drives them to the other state. The latching operation of the two inverters is as follows With a logic one on the input of inverter 10, the output thereof is at a logic zero and is Q Inverter 12 inverts the output of inverter 10 from a logic zero to a logic one, which signal is Q, and is returned via resistor 22 to reinforce the logic one signal on the input of inverter 10 Since switch 14 is open, the remainder of the circuit is isolated from the input of inverter 10 and thus the two inverters will remain latched in a stable state. With swi tch 16 closed, node 18 and therefore capacitor 20 is forced to a logic zero state via lead 17 connected to the output of inverter 10.State T 1 may last for any period of time, depending on where the binary divider is located within the watch circuitry It is triggered only by a change in the state of the preceding binary circuit. When at time T 2 the preceding binary circuit changes state, goes to a logic zero and goes to a logic one This immediately causes switch 16 to open and switch 14 to close The effect of this switching change is to transfer the charge from capacitor 20 through node 18 and now closed switch 14 to the input of inverter 10 Switch 16 is, of course, open so that node 18 is isolated from the output of inverter 10 via lead 17 Prior to T 2 node 18 was at zero logic level and the input to inverter 10 was at a logic one level Now, during the time period T 2 the input of inverter 10 is forced to a logic zero level by, in effect, draining the positive voltage from the input of inverter 10 to capacitor 20 Since stray capacitance 28 is much smaller than capacitor 20, the positive charge stored thereon will not defeat the effect of capacitor 20 and the input to inverter 10, which is indicated by reference numeral 19, will be forced to a logic zero level As soon as node 19 discharges towards the logic zero sufficient to affect the state of inverter 10, the output of inverter 10 will swing in the opposite direction that is, from a logic zero to a logic one state Likewise, as soon as the output of inverter 10 has gone far enough towards the logic one state to which it is headed, it will affect inverter 12 and cause the output thereof to swing towards a logic zero state This signal is in turn fed back via resistor 22 to node 19 to reinforce its change in state and thereby effect a d c latching action. At time T 3 and again switch with going back to a logic one and to a logic zero In FIG 3, this causes switch 14 to open and switch 16 to close The opening of s witch 14 isolates node 19 from the rest of the circuit but does not change the input on inverter 10 since there is positive feedback via resistor 22 Thus, the output of both inverters 10 and 12, that is Q and Q, is not affected, as shown in FIG 4 However, when switch 16 closes, node 18 and consequently capacitor 20 are charged to the same potential as the output of inverter 10 -- in this case -- to a logic one Since switch 14 is now open, the charge on capacitor 20 cannot drain away and the circuit will stay in this state indefinitely so long as inputs and do not change. When input and do change, as indicated at time T 4 in FIG 4, the state of the circuit changes as follows to start with, goes to the zero logic level and goes to a logic one level This causes switch 14 to close and switch 16 to open which in turn causes the positive voltage stored on capacitor 20 to raise input 19 of inverter 10 to a logic one level, which, after suitable time delays, causes the output of inverter 12 to rise to a logic one level and latch via resistor 22.Reviewing now the operation of the circuit, it can be generally seen that the outputs Q and Q make one transition in state for every two transitions of the input and , and this transition occurs on the trailing edge of and To do this, the circuit goes through a sequence of four distinct stable states as a response to changes in and. The foregoing circuit has the advantage over other known circuits of requiring only two switches and two inverters to accomplish the function This is a significant reduction in active circuit elements over other known circuits. In order for the circuit of FIG 3 to work properly, capacitor 20 must be much greater than capacitor 28 That is, in typical microelectronic implementations of this circuit, stray capacitance c 28 is in the order of from 0 2 to 0 5 picofarads As a result, capacitor 20 must be in the range of 2 to 3 picofarads. Although this circuit may be implemented by any manner of circuit components, it is very suitable for implementation in complimentary metal oxide semiconductor CMOS technology In any integrated circuit technology, but particularly in CMOS technology, the ability to minimize the physical size of the circuits is of considerable value in that the functional capability per chip can be increased and or the cost per circuit decreased It may also be possible to increase the yield. A circuit of FIG 3, although it has a very small number of active circuit elements that is, transistors does require the use of a resistor and a capacitor Typically, the use of capacitors has been avoided in CMOS technology because of the excessive amount of chip space that they consume It is usually more efficient to put in additional active devices than to make a capacitor However, a significant contribution of the present invention is a CMOS capacitor structure that significantly reduces the surface area required for a given capacitance. FIG 5 illustrates the structure of a conve ntional CMOS capacitor There, a p diffusion 30 is performed in the bulk silicon 32 The field oxide layer 34 of 10,000 Angstroms is thinned down to a gate oxide layer 36 having a thickness of 1,000 Angstroms The p diffusion 30 acts as one electrode of the capacitor and a metalization layer 38 acts as the other electrode Capacitors of this type yield a capacitance per square mil of approximately 0 2 to 0 4 picofarads with 0 2 being more common Assuming the yield to be 0 2 picofarads per square mil, it would require 10 square mils of chip surface area to make capacitor 20 in FIG 3 In microelectronic terms, this is quite a large area, particularly if the circuit is repeated many times in a large array. The capacitor of the present invention is illustrated in FIG 6 There a p diffusion 40 is made into an n-doped substrate 42 Within the p region, an n or n region 44 is diffused These diffusions are made by conventional microelectronic techniques and the p and n designations merely indicate a h igh level of doping concentration which is also conventional in the industry After diffusion, a thick layer of field oxide 46 is deposited Contact holes 48 and 50 are formed in the conventional manner to reach regions 40 and 44 Suitable metalization 52 and 54 is deposited to make electrical contact with regions 40 and 44 This structure provides an n and p junction which, of course, forms a conventional diode However, if this structure is reverse biased, it forms a good capacitor Indeed, this structure yields a capacitance per square mil of approximately 1 to 1 2 picofarads and has the additional advantage of requiring a very small amount of metalization Thus, metalization for other elements of the circuit may run over the top of parts of the capacitor without interfering with its operation which is in contrast to the structure of the conventional capacitor of FIG 5.An additional advantage of this structure is that it is easy to implement with the CMOS process In a conventional CMOS pro cess, there is a well diffusion, a p diffusion and an n diffusion Thus, there are naturally diffusions of the right polarity and doping concentration This structure capacitor has not been used in CMOS design before now because of its very low reverse breakdown voltage This can best be understood by referring to FIG 7 which is a typical current voltage diagram where V is the voltage applied to the p diffusion and the n diffusion is connected to ground When the voltage V is positive, the diode is forward biased and the impedance across the diode is close to zero When V is negative, the diode is reverse biased and the impedance is very high out to a breakdown voltage of approximately 6 to 7 volts. In more conventional CMOS circuit applications, the supply voltage is in the range of 5 to 15 volts Thus, using capacitors of this structure would have been unthinkable However, with very low voltage applications in the range of 3 volts or lower, this structure will work and is very desirable. Res istor 22 of FIG 3 must be of a high value, in the range of 500,000 to 1,000,000 ohms This is necessary because of the switching action of the circuit When the charge on capacitor 20 is supplied to node 19, first inverter 10 and then inverter 12 will go through a change of state However, during the delay, this signal could discharge through resistor 22 to the output node Q which is at the opposite logic level The mathematical relationship that must be satisfied is as follows. R 22 C 20 must be much greater than i where i is the delay time through inverters 10 and 12 Typically, i is of the order of 200 nanoseconds Thus, for safe circuit operating conditions, R 22 C 20 must be greater than 2 microseconds With C 20 having a value of 2 picofarads, R must be 10 6 ohms Resistors formed in a conventional integrated circuit manner of the size required would be much too large to be economic As a result, ion implanted resistors are used Ion implantation is well known in the art and is typically u sed in CMOS technology for other steps. The implementation of switches 14 and 16 in CMOS technology can best be understood by referring to FIGS 8 and 9 FIG 8 shows a basic switch having terminals 50 and 51 and a control terminal 52 Again, the convention is used that when a logic one signal is present on control terminal 54, the switch is closed between terminals 50 and 52 This structure is implemented in the CMOS technology as illustrated in FIG 9 by using a p-channel transistor 56 and an n-channel transistor 58 whose sources are joined and correspond to terminal 50 and whose drains are joined and correspond to terminal 52 The gate of the n-channel transistor corresponds to control terminal 54 and the gate of the p-channel transistor must be provided with a signal which is the complement of the signal on gate 54 In the case of the present application, the complementary signal is always provided In other applications, an inverter connecting the two gates must be provided. To understand th e implementation of inverters 10 and 12 in the CMOS technology, refer to FIGS 10 and 11 FIG 10 is symbolic of an inverter having an input 70 and an output 72 which is the inverse of the input. The implementation of this circuit in CMOS is accomplished by an n-channel transistor 74 having its source 76 connected to ground and having its drain 78 connected to the drain 80 of a p-channel transistor 82 whose source 84 is connected to a positive source of voltage The gates of the transistors 86 and 88 are tied together and form the input corresponding to input 70 in FIG 10 The output of the circuit is taken at node 90 and corresponds to the output 72 in FIG 10.